LPC1752 ARM 32 Bit-Entwicklungs-Brett 64 KB SRAM mit Ethernet/Wirt USBs 2,0

LPC1752 KANN 32-Bit-ARM Cortex-M3 MCU bis bis einem 512-KB-Blitz und 64 zu KB SRAM mit Ethernet, Wirt USBs 2,0/Device/OTG,

1. Allgemeine Beschreibung

Die LPC1758/56/54/52/51 sind basierte Mikroregler des ARMES Cortex-M3 für eingebettet
Anwendungen, die eine hohe Stufe der Integration und der Leistungsaufnahme der geringen Energie kennzeichnen. Der ARM
Cortex-M3 ist ein Kern der nächsten Generation, der Systemverbesserungen wie erhöht anbietet
prüfen Sie Eigenschaften und ein hochgradiges der Auflageblockintegration aus.
Die LPC1758/56/54/52/51 funktionieren bei CPU-Frequenzen von bis 100 MHZ. Der ARM
CPU Cortex-M3 enthält eine Rohrleitung mit 3 Stadien und verwendet eine Harvard-Architektur mit
trennen Sie lokale Anweisung und Datenbusse sowie ein dritter Bus für Peripherie. Der ARM
CPU Cortex-M3 schließt auch eine interne Einheit des vorzeitigen Abfangens ein, die spekulatives stützt
Verzweigung.
Die Zusatzergänzung des LPC1758/56/54/52/51 umfasst KB bis 512 von fl Asche
Gedächtnis, KB bis 64 des Datengedächtnisses, Ethernet MAC, Schnittstelle USB-Gerätes/Host/OTG,
8-Kanal- KANN universeller DMA-Controller, 4 UARTs, 2 Kanäle, 2 SSP-Prüfer,
SPI-Schnittstelle, 3 I
2
C-Busschnittstellen, 2 eingegeben plus 2 gaben I aus
2
S-Busschnittstelle, Kanal 6
12 Bit ADC, 10 Bit DAC, Motorsteuerung PWM, Quadratur-Kodiererschnittstelle, General 4
beabsichtigen Sie Timer, 6 ausgegebener universeller Zweck PWM, ultra-niedrige Energie Echtzeituhr (RTC)
mit Versorgung der unterschiedlichen Batterie und bis 52 universellen Input-/Outputstiften

2. Eigenschaften

BEWAFFNEN Sie den Prozessor Cortex-M3 und bei Frequenzen von bis 100 MHZ laufen. Ein Gedächtnis
Die Schutz-Einheit (MPU) acht Regionen stützend ist enthalten.
I
BEWAFFNEN Sie Einbauten genisteten Prüfer (NVIC) der gerichteten Unterbrechung Cortex-M3.
I
Programmierungsgedächtnis von fl Aufchip bis 512 KB Asch. Erhöhtes fl Aschgedächtnisgaspedal
ermöglicht Hochgeschwindigkeits100 MHZ-Operation mit nullWartezuständen.
I
In-System, das (ISP) programmieren und In-Anwendung, die (IAP) über Aufchip programmiert
Urladeprogramm-Software.
I
Auf-Chip SRAM schließt ein:
N
KB bis 32 von SRAM auf der CPU mit Gemeindeordnung/Datenbus für leistungsstarkes
CPU-Zugang.
N
Zwei/ein 16 KB SRAM Blöcke mit unterschiedlichen Zugriffswegen für höheren Durchsatz.
Diese SRAM-Blöcke werden für Ethernet (nur LPC1758), USB und DMA benutzt möglicherweise
Gedächtnis sowie für universelle CPUanweisung und -Datenspeicherung.
I
Acht Kanal universeller DMA-Controller (GPDMA) auf dem AHB mehrschichtig
Matrix, die mit dem SSP benutzt werden kann, I
2
S-Bus, UART, das Analog-Digital und
Digital-Analog-Wandler-Peripherie, Timer-Matchsignale und für
Gedächtnis-zugedächtnisübertragungen.